SPDIF 輸出

[kawo]

小弟想請教,CD/DVD...的SPDIF輸出數位波型對DAC的聲音有影嚮嗎?

[kawo]

??

[kawo]

有沒有朋友知道呢?小弟正著手做個數位波型重組玩呢^^

[kawo]

像這個網站把 rise time 降低,有用嗎?
http://www.tvcaudio.com/modules/SPDIF_HallOfFame.html

[ytsejam]

有差別，而且差異相當大

另外波形重整，要看是否有必要，重整後不見得會比沒整好
有時用交連電容隔離效果要比脈衝變壓器要好，要看 input 的波形狀況來決定

至於差別在哪裡，個人認為可以減少產生 Jitter 的機會
因為並不是把 SPDIF 波形整漂亮就好，重點是這個訊號到了接收端還是另一個變數
一個 Rise 會不會在同一個時間點內被接收端視為 Rise ，我覺得是 Jitter 產生的另一個變數

[ytsejam]

另外，不知道您有沒有注意到，雖然 SPDIF 的規範是 0.5 ~ 0.6 Vpp
但是為何很多廠機輸出都遠超過這個值，通常都在 0.7 ~ 1.2 Vpp ？

[kawo]

我估計應可作比較長距離轉輸.

[ytsejam]

我估計應可作比較長距離轉輸.

我不敢說我的猜測是正確的，但是很有可能

Rise Time 是從 10% V-Low 計算到 90% V-High
試想，若輸出端的 Vpp 為 1.0V
假設輸入端還是以 Vpp = 0.5 V 為基準，那麼 Rise Time 自然就有改善了

[skyboat]

這種類比式的傳輸介面好像不會去強調 Rise Time，倒是訊號的電平(voltage level)比較重要。

[digify]

另外，不知道您有沒有注意到，雖然 SPDIF 的規範是 0.5 ~ 0.6 Vpp
但是為何很多廠機輸出都遠超過這個值，通常都在 0.7 ~ 1.2 Vpp ？

一個是75Ohm負載下測得,一個是開路情況下量到的值.

[digify]

有差別，而且差異相當大

另外波形重整，要看是否有必要，重整後不見得會比沒整好
有時用交連電容隔離效果要比脈衝變壓器要好，要看 input 的波形狀況來決定

至於差別在哪裡，個人認為可以減少產生 Jitter 的機會
因為並不是把 SPDIF 波形整漂亮就好，重點是這個訊號到了接收端還是另一個變數
一個 Rise 會不會在同一個時間點內被接收端視為 Rise ，我覺得是 Jitter 產生的另一個變數

重點是要降低jitter, "並不是把 SPDIF 波形整漂亮就好", 說得很對!

前一陣子看到不少文章討論DSIX,好奇之下看了一下線路. 差點沒昏倒,這種惡搞的線路還可以一路出到10.x版,真是不可思議!! 真的就是"把SPDIF 波形整漂亮",然後加入很大的jitter. 手邊有板子的網友可以試一下,灌一個192K的spdif訊號試試看,應該會很有過年的氣氛. 喇叭記得關小聲點

[digify]

想一想剛才對DSIX的批評恐怕會失之偏頗,畢竟對這個線路的來龍去脈沒仔細研究. 剛才又去goo了一下,發現原始的DSIX線路純粹是"整形",並沒有33.8688Mhz這個所謂Re-data部份. 我猜想應該是原先有高手對CD player改機時加入的. 不過很重要的一點是,這個clock要拉回去給主
controller使用,整個線路才有意義. 這樣可以把原先可能高達數千ps由CD片直出的jitter大幅降低到數百ps或更低(視OSC品質而定),對聲音表現應該是大有改善. 可能聲名遠播後,有些DAC DIYer不明究理直接套用,才會出現DAC+DSIX/Re-data這種謬誤的組合. 早期spdif多數都只有44.1K/48K的應用,現今玩HTPC者眾,昇頻到192K者大有人在. 用33.8688MHz的clock去sample 24.576MHz(192K*32*2*2)symbol rate的spdif輸入,其結果應該是慘不忍睹吧.

[kawo]

那應如何呢?

[digify]

前一陣子逛到貓窩工坊,主要是做DRC服務的. 不過其中有許多關於DAC與jitter的實驗,非常值得詳讀學習.

關於jitter的問題,個人覺得要從DAC著手才能徹底解決. 降低SPDIF輸出的jitter只能算是不想更換DAC的情況下的次佳解法. 最常見的SPDIF receiver大概就是CS8416(或是早期的CS8414),其次是DIR9001,Wolfson跟AKM就比較少見了. 比較詭異的是,就我從datasheet上看到的數據,Wolfson的WM8805的performance是最好的,intrinsic period jitter是50ps TYP (應該是RMS值),而且jitter rejection可以低到100Hz. DIR9001也是標榜50ps jitter,不過就只提到符合AES的jitter mask要求. CS8416數據還蠻爛的,200ps TYP,而且還是cycle-cycle的測量值. 更糟糕的一點,我記得好像在哪看過,CS841x對12KHz以下的jitter照單全收!

如果您的DAC沒有de-jitter的處理,又是使用CS841x,那有可能換條數位線都可聽出差異,這時降低SPDIF輸出的jitter應該會有很大的助益. 我現役的谷津U1用的就是CS8416,所以我最近都在注意有關jitter方面的資料. 可能因為近幾年比較高檔的DAC都加入了de-jitter的功能,現在好像也找不到時基校正器這玩意兒了(其實就算有賣,大概售價也會令人望而卻步).

所以您問我應如何? 我找不到現成的套件,也沒有簡單的答案. 除非您可以用FPGA自己設計一個de-jitter的板子,不然就是要換掉DAC,或者...暫時將就將就吧.

[digify]

其實de-jitter的功能不是那麼難implement. 只是廠商故意把它說得很偉大,然後冠上一個響亮的名詞,不過是行銷手法罷了. 大概只有少數像Dan Lavry這樣的大師,不吝於公開闡述(像這一篇"On Jitter"的White Paper). 有沒有高手要來挑戰一下

[kawo]

以我接觸過的器材，一些專業產品使用AKM的接收最多，AKM411X→軟件→DAC，以AKM439X最多，我估無理由成本價錢是專業機首要條件吧

[digify]

以我接觸過的器材，一些專業產品使用AKM的接收最多...

專業器材還是以kawo兄的經驗為準. 小弟接觸的資料多來自網路,很大一部份是DIY及比較低價的機種. 不過如果有設計良好的jitter isolation功能,用那一種SPDIF receiver,對其jitter的表現應該是沒甚麼差別的.

[kawo]

一台母帶制作內部

[kawo]

全景

[adamkats]

一台母帶制作內部

這些ALTERA的FPGA和他們所謂的EPLD都是很久以前的產品了
現在新的系列隨便都比它大